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[原创] verilog自动例化程序和例子

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发表于 2019-2-8 13:20:52 | 显示全部楼层 |阅读模式

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auto_inst.exe是本人用python脚本编写后进行打包的软件,该软件可以比较完美完成verilog代码的例化工作,自动生成例化模块的代码和信号连接声明,大大减轻了编码工作。并且生成的verilog代码对齐工整,支持parameter参数传递,比较通用。另外支持代码中根据always和assign语句自动生成reg和wire的声明看大家支持力度在下一版给出,谢谢!



auto_inst_example.zip (3.39 MB, 下载次数: 67 )
发表于 2019-2-8 20:33:50 | 显示全部楼层
kankan
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发表于 2019-2-8 23:12:30 | 显示全部楼层
thanks
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发表于 2019-2-12 14:52:57 | 显示全部楼层
THANKS
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发表于 2019-2-12 14:56:09 | 显示全部楼层
THANKS
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发表于 2019-2-12 15:32:20 | 显示全部楼层
顶一顶~~
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发表于 2019-2-13 09:16:47 | 显示全部楼层
没看明白怎么使用,有使用说明没
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发表于 2019-2-27 22:16:56 | 显示全部楼层
回复 1# willis2004


    thanks for sharing
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发表于 2019-4-1 14:54:38 | 显示全部楼层
多谢,已下载使用试试
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发表于 2019-4-1 17:11:24 | 显示全部楼层
啥工具可以把python打包的这么小?
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