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[求助] PLL中PFD的输入clock频率异常该怎样进行检测？

发表于 2019-1-22 16:59:57 | 显示全部楼层 |阅读模式

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1、如问题所述，PLL电路中要求实时对PFD的两个输入时钟（REF/FB）进行异常检测；2、当PLL配置好之后，理论上PLL锁定后PFD的两个时钟是稳定的，但存在这两个时钟在PLL工作过程中出现异常的情况；
3、现在需要设计一个电路，该电路实时检测PFD的两个输入clock频率，当任一时钟频率低于某一阈值时，该电路就会发出loss_of_clock信号，从而使PLL进入相应的模式；
4、请教该电路该如何设计，具体思想是什么样的？谢谢！！

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