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[原创] spectre veriloga 编译问题

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发表于 2019-1-12 14:50:33 | 显示全部楼层 |阅读模式

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各位大神,有没有遇到virtuoso  内编辑完成verilog-a文件保存退出后,没有提示生成symbol的命令,command line有报如下的错误,
在parsing 文件前,我们还要其他的设置吗?

刚开始学习verilog-a,求各位大神不吝赐教


微信图片_20190112150027.png
 楼主| 发表于 2019-1-12 15:08:46 | 显示全部楼层
verilog-a,代码没有问题,代码在其他编译器上验证过了
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 楼主| 发表于 2019-1-12 15:28:17 | 显示全部楼层
cadence 也查到有人问样的问题了,没看到回答


微信截图_20190112153903.png
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 楼主| 发表于 2019-1-13 11:47:26 | 显示全部楼层
顶一下~~~~~~~
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发表于 2019-1-13 18:31:57 | 显示全部楼层
spectre路径不对吗?
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 楼主| 发表于 2019-1-14 10:42:04 | 显示全部楼层
回复 5# duoyun


    应该是哪里没有 link 对,回去检查下  .cdsinit 文件,

    Verilog-a的解析,会用到哪些组件,errors 内部包含的信息太少了,太模糊
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