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[求助] vcs编译system verilog 出现了一个问题

[求助] vcs编译system verilog 出现了一个问题

System verilog  keyword 'endpackage' is not expected to be used in this    context.
10.png
2019-1-6 00:59


11.png
2019-1-6 00:59




不知道是什么原因

说明include进来的文件有问题,可能是少了endclass/end/endtask/endfunction

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回复 2# e_epsh 谢谢

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