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[求助] partial input/output delay

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发表于 2018-11-20 15:00:02 | 显示全部楼层 |阅读模式

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vivado中给端口加了input/output min/max delay的约束,报时序也能看到delay约束上了,但是在Check Timing里面会报partial input/output delay的警告,不太明白是怎么回事。比如output信号,这些信号在到pad前通过了寄存器打拍,从寄存器到pad的时序路径报出来很正常,但是有时候报以寄存器为终点的时序路径时,就很奇怪,会报unconstraint path,路径是从内部clk端到寄存器c端,requirement无穷大,没有destination clock。想请教下,这是怎么回事呢?
 楼主| 发表于 2018-12-26 10:46:30 | 显示全部楼层
报时序的时候,比如一组bus:num[3:0],只能报出num[2:0]的端口时序,num[3]却无法报出来,不知道是怎么回事。
 楼主| 发表于 2018-12-26 10:51:10 | 显示全部楼层
回复 2# IC.Michael


   我是在两块FPGA之间报端口时序的时候发现这个问题的,f1是output,f2是input,在f1这边只能报出3个,而在f2这边这4个都能报出来。刚追了下代码,发现原来是f1这边num[3]一直为0,应该是被优化了,所以报端口时序的时候也又有num[2:0]了。
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