Xilinx Vertix-7 FGPA PCIe核设计问题

FPGAResearcher · 发表于 2018-11-14 12:19:14

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我按照官网教程在Vivado中例化了PCIe Gen2 *8 的IP核, 修改了.xdc文件，然后请问要设置I/O, clock planning, 以及编写testbench大概是什么步骤，谢谢！！参考官方文档：UG899，UG908，UG470

shiyinjita · 发表于 2018-11-14 19:11:06

,生成的IP自带pio的testbench

[求助] Xilinx Vertix-7 FGPA PCIe核设计问题