ET创芯网论坛(EETOP)

您现在是游客状态

请您   登录   或  注册  享受更多权益

超低功耗免电池物联网方案合集(下载送好礼!)
查看: 317|回复: 1

[求助] 如何尽可能的将clock latency做的小?

[复制链接]
发表于 2018-11-8 14:42:41 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有帐号?注册

x
求助各位大佬,block中如何尽量减小clock path的latency?
发表于 2018-11-8 16:14:30 | 显示全部楼层
set_balance_point 对指定pin的时钟树做短
观察做好的时钟树结构,观察是否因为软件强制一条时钟路径与另一条时钟路径做平,而两个reg之间并没有连接关系,在CTS阶段禁掉
采用特殊的时钟结构,比如fishbone Htree clockmesh都可以提高时钟树的质量
也可以减小core区域面积使cell之间距离更短以减小clock latency
回复 支持 反对

使用道具 举报

您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐上一条 /1 下一条

小黑屋|手机版|Archiver|ET创芯网 ( 京ICP备:10050787号 京公网安备:110105001212 )

GMT+8, 2019-4-22 04:25 , Processed in 0.054714 second(s), 10 queries , Redis On.

Powered by Discuz! X3.4

© 2001-2017 Comsenz Inc.

快速回复 返回顶部 返回列表