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查看: 2925|回复: 7

[调查] systemverilog可以用来做设计么?

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发表于 2018-11-6 13:58:55 | 显示全部楼层 |阅读模式

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现在公司做设计都是用的vhdlverilog,systemverilog这几年能替代hdl语言么?
发表于 2018-11-6 19:47:41 | 显示全部楼层
虽然没有什么设计方面的经验,但是从事验证也有些时间了。觉得SystemVerilog对验证带来的帮助更多吧,velilog未来几年还会是设计的主要语言吧。
发表于 2018-11-9 15:51:19 | 显示全部楼层
可以用sv做设计的哈
发表于 2018-11-13 08:26:43 | 显示全部楼层
sv书上不是说语法不需要可综合性所以有更大的灵活性   不能综合应该不能做设计吧
发表于 2018-11-14 05:33:04 | 显示全部楼层
sv 是 verilog 的超集;对于design过程中的多个同类接口信号,verilog必须加后缀展开,如果成百上千,简直就是梦魇,sv可以直接以unpacked array的形式定义接口信号;现在的综合工具也都支持sv直接综合,技术都已经相当成熟的
发表于 2018-11-14 15:41:02 | 显示全部楼层
sv有可综合部分,用作设计没问题。
发表于 2018-11-15 09:52:14 | 显示全部楼层
system verilog是verilog的超集,包含了verilog,你要是用sv做设计,说实话写出来代码就跟用verilog写出来基本一样,那你还不如就用verilog写,何必多此一举呢
发表于 2021-6-17 13:05:30 | 显示全部楼层


uiwjyb 发表于 2018-11-15 09:52
system verilog是verilog的超集,包含了verilog,你要是用sv做设计,说实话写出来代码就跟用verilog写出来 ...


说个题外话
在Quartus的时候,因为语法检查很严格,不支持packed array 和 unpacked array,这个时候属性设置为sv 语法检查就能过


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