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[讨论] CMOS工艺ESD设计问题望大神赐教

[讨论] CMOS工艺ESD设计问题望大神赐教

对ESD设计有一些疑惑,希望各路大神不吝赐教!1、新拿到一个工艺,如何开始ESD的设计,所谓ESD设计窗口是如何得到的?
    大家是结合ESD设计窗口进行设计还是直接按照design-rule去进行设计。
2、对于GGNMOS器件,ESD击穿电压Vt1和漏结 DC 击穿电压 或者说漏结的反向击穿电压是什么关系?
     哪里可以查到GGNMOS的Vt1等参数。
3、一个IO上同时有GGNMOS、GDPMOS和ndio、pdio,这到底是要使用snapback的ESD保护还是使用diode 的正向导通特性
   这样会有什么问题吗?
4、柯教授一篇文章里有说IO利用diode的正向导通特性加Clamp的ESD保护结构可以达到很好的ESD level,并且二极管也不需要很大的面积。大家有没有过这样的案例,效果如何。

1,除非你自己有条件放testkey,并测量,不然就尽量遵守设计规则
2,一般是FAB提供的
3,一般一个IO上并不会同时存在,大多数我所见的IO,都是利用输出管子做ESD保护,看起来就像既有GGMOS,又有DIODE。但实际上你的MOS也是包含DIODE的,大部分标准情况,都是利用DIODE的,HV TOLERANCE的情况会利用GGMOS的SNAPBACK。实际上,大部分GGMOS都是早期IO设计用来做CLAMP的,现在基本都采用RC TRIGGER的CLAMP了。
4,几乎现在的标准逻辑工艺的IO,TSMC/UMC提供的都是这种方式的保护。POWER CLAMP一般是做在VDD里面的。

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1,除非你自己有条件放testkey,并测量,不然就尽量遵守设计规则
2,一般是FAB提供的
3,一般一个IO上并不 ...
andyfan 发表于 2018/11/2 11:20


1、新拿到一个工艺,如何开始ESD的设计,所谓ESD设计窗口是如何得到的?
    大家是结合ESD设计窗口进行设计还是直接按照design-rule去进行设计。
   A: ESD设计,来自于你的设计目标。如果设计目标越详细具体,设计就容易实施。
   B: ESD设计窗口,可以自己评估得到,也可以问FAB
   C: 都要参考

2、对于GGNMOS器件,ESD击穿电压Vt1和漏结 DC 击穿电压 或者说漏结的反向击穿电压是什么关系?
     哪里可以查到GGNMOS的Vt1等参数。
     A: VT1和BVDS分P型ESD器件和N型ESD器件,通常 P型 VT1约等于BVDS;N型器件 ,VT1略小于BVDS
     B:  工艺厂一般会提供VT1,或者直接找FAB要,这就跟MOS的基本特性 一样


3、一个IO上同时有GGNMOS、GDPMOS和ndio、pdio,这到底是要使用snapback的ESD保护还是使用diode 的正向导通特性
   这样会有什么问题吗?
    A: 都可以,结合自己的设计目标和每个器件的ESD性能,综合考虑


4、柯教授一篇文章里有说IO利用diode的正向导通特性加Clamp的ESD保护结构可以达到很好的ESD level,并且二极管也不需要很大的面积。大家有没有过这样的案例,效果如何。
   A: Clamp结构是什么结构,应用环境是什么,有没有应用限制。有没有什么缺点
   B: 现在的ESD结构,就是书上列举的结构,效果需要结合工艺、版图、ESD窗口考虑,评价。
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