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发表于 2018-10-16 15:21:59 | 显示全部楼层 |阅读模式

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本帖最后由 马庆伟 于 2018-10-16 16:00 编辑

这个怎么解决啊  求 QQ截图20181016151609.png 助大佬
发表于 2018-10-16 16:54:08 | 显示全部楼层
第一先把电路各个cell保存检查一遍。
第二 用一个cell去把每个模块都添加一遍,看哪个模块抽取有问题。
第三 在库里找抽取错误输出文件检查一下。
 楼主| 发表于 2018-10-16 18:12:04 | 显示全部楼层
回复 2# U零

第一步跟我检查了  无误第三步提示For schematic cell-views, use the "Design->Check and Save" menu.ERROR: Netlister: the cellview PGA_ADC/IO_INPUT/schematic was modified since last extraction.
不知道为啥
第二步能详细说说嘛
发表于 2018-10-17 08:52:18 | 显示全部楼层
回复 3# 马庆伟


   问题很明显。PGA_ADC/IO_INPUT/schematic这个电路你改完没有check。check一下保存就可以了。
 楼主| 发表于 2018-10-17 09:09:08 | 显示全部楼层
回复 4# U零


   解决了  谢谢
发表于 2018-10-17 09:47:58 | 显示全部楼层
保险起见,在schematic顶层check hierarchy,这样就可避免这种问题啦
 楼主| 发表于 2018-10-18 16:08:44 | 显示全部楼层
回复 6# 账户已登录


   为啥我没找到这个选项在哪啊  
发表于 2018-10-18 16:14:20 | 显示全部楼层
回复 7# 马庆伟

就在schematic view→check→hierarchy→every schematic。。。

51/61都是这样的啊
 楼主| 发表于 2018-10-19 09:00:36 | 显示全部楼层
回复 8# 账户已登录


   好哒  解决了     谢谢
发表于 2018-10-19 10:18:44 | 显示全部楼层
回复 9# 马庆伟
解决了就好,如果你是一个layout的话,记得要提醒你的designer再给你schematic前一定要自己转一遍cdl试一下,如果有问题也能及早发现
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