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[求助] Xilinx IP simulation question

[求助] Xilinx IP simulation question

Hi all:

    i use Xilinx IP ROM and  function simulation, the simulation result delay 0.1ns???

Romread_tb.v

module Romread_tb(

output wire [31:0] hrdata

);

reg             clk;

reg     [7:0]   rd_addr;

wire    [7:0]   rd_data1;

wire    [7:0]   rd_data2;

wire    [7:0]   rd_data3;

wire    [7:0]   rd_data4;


initial begin

    clk     =       0;

    rd_addr <=      0;

       #1   clk     <=   1;

       #1   rd_addr <=  rd_addr + 1'b1;

            clk     <=   0;

       #1   clk     <=   1;

       #1   rd_addr <=  rd_addr + 1'b1;

            clk     <=   0;                 

       #1   clk     <=   1;

       #1   rd_addr <=  rd_addr + 1'b1;

            clk     <=   0;                  

       #1   clk     <=   1;

       #1   rd_addr <=  rd_addr + 1'b1;

            clk     <=   0;

end

Romread     rom_top_inst(

            .clk        (clk        ),

            .rd_addr    (rd_addr    ),

            .rd_data1    (rd_data1   ),

            .rd_data2    (rd_data2    ),

            .rd_data3    (rd_data3    ),

            .rd_data4    (rd_data4    )           

);

assign hrdata = {rd_data4,rd_data3,rd_data2,rd_data1};   

endmodule


Romread.v

`timescale 1ns / 1ps

module Romread(

    input       wire            clk,

           input       wire    [7:0]   rd_addr,

           output      wire    [7:0]   rd_data1,

           output      wire    [7:0]   rd_data2,

           output      wire    [7:0]   rd_data3,

           output      wire    [7:0]   rd_data4 ,     

output wire [31:0] hrdata           

);

wire    [7:0]   rd_data1;

wire    [7:0]   rd_data2;

wire    [7:0]   rd_data3;

wire    [7:0]   rd_data4;

test_rom test1 (

  .a(rd_addr),

  .clk(clk),

  .spo(rd_data1)

);

test_rom2 test2 (

  .a(rd_addr),

  .clk(clk),

  .spo(rd_data2)

);

test_rom3 test3 (

  .a(rd_addr),

  .clk(clk),

  .spo(rd_data3)

);

test_rom4 test4 (

  .a(rd_addr),

  .clk(clk),

  .spo(rd_data4)

);

endmodule


Xilinx IP ROM setting below:

[attach]723339[/attach]



Xilinx_ip_rom_2.png
2018-10-11 14:23




Xilinx_ip_rom_3.png
2018-10-11 14:23




rom0_8bit.coe file:

MEMORY_INITIALIZATION_RADIX=16;
MEMORY_INITIALIZATION_VECTOR=
68,
09,
11,
13,
00,
00,
00,
00,
00,
00,
00,
15;


Simulation result:

result.png
2018-10-11 14:23


i run behavioral simulation have output delay 0.1ns??? somebody knows why, somebody help? thanks!

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