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[求助] vivado simulator 和 Modelsim simulator模擬出不同的結果

[求助] vivado simulator 和 Modelsim simulator模擬出不同的結果

有個問題想問問大家,vivado simulator Modelsim simulator模擬出不同的結果,如下verilog敍述:

////////////////////////////////////////////////////////////////////////////

always @(read_enable or reg_byte_lane[0] or word_addr)
if ((read_enable & reg_byte_lane[0]))
rdata_out_0 = ram_q_0;
else
rdata_out_0 = 8'h00;

//////////////////////////////////////////////////////////////////////////

Modelsim模擬的結果如下列圖片:



read_enable 或者 reg_byte_lane[0]或者word_addr有個訊號變動時,且read_enable和reg_byte_lane[0]為1時,ram_q_0的數據給rdata_out_0 ,當時ram_q_0=8'h68而rdata_out_0=8'h68,模擬結果與語法解釋上一致。


但在vivado simulator模擬時,卻有不同的結果,vivado模擬結果如下列圖片:


read_enable 或者 reg_byte_lane[0]或者word_addr有個訊號變動時,且read_enable和reg_byte_lane[0]為1時,ram_q_0的數據給rdata_out_0
,當時ram_q_0=8'h68而rdata_out_0=8'h68(擷取的是ram_q_0的變化前的數據8'h68,而不是8'h09)???


vivado_simulator對這一段verilog的敍述為何與modelsim上看到的結果不相同,有人知道原因嗎???
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技术篇连载:泰克CEO为您解读低噪声背后的科学(附有奖下载)

回复 1# tezhi

Sloved:
word_addr exists in sensetivity list, not need write to sensetivity list,
and signal ram_q_0 add to the sensetivity list.

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