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楼主: hudie2002

VHDL还有前途吗?

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发表于 2008-2-27 12:57:39 | 显示全部楼层
项目中要用到vhdl和c,经常混,太苦恼了
发表于 2008-2-28 15:29:32 | 显示全部楼层
感觉如同现在问汇编语言还有没有前途一样,应用领域不同而已,HDL可以提供对硬件资源的精确控制,高级语言可以提供快速的开发能力,所以应该是根据情况选用。
发表于 2008-2-28 19:38:09 | 显示全部楼层
用哪种语言不是问题,逻辑设计的难点不在语言上  这就是我们不同于软件程序员的地方:)
发表于 2008-2-28 22:20:18 | 显示全部楼层
VHDL在抽象的高层建模方面有优势,verilog在描述门级电路的时候有优势
我用VHDL,就因其格式的规整,一块一块地写得清清楚楚
曾问过另一用VHDL的同学为何不用verilog,他说那鸟语言实在看不下去
我觉得两种语言都应该会,以备不时之需
发表于 2008-2-29 08:22:26 | 显示全部楼层
不要来争论哪种语言好不好了!做点实际的事情吧!
发表于 2008-2-29 08:23:31 | 显示全部楼层


原帖由 williamseu1984 于 2008-2-28 22:20 发表
VHDL在抽象的高层建模方面有优势,verilog在描述门级电路的时候有优势
我用VHDL,就因其格式的规整,一块一块地写得清清楚楚
曾问过另一用VHDL的同学为何不用verilog,他说那鸟语言实在看不下去
我觉得两种语言都应 ...



你那个同学水平不咋的吗!!!
高水平人士对世界没有这么偏激的偏见!!!!
发表于 2008-2-29 08:30:21 | 显示全部楼层


原帖由 williamseu1984 于 2008-2-28 22:20 发表
VHDL在抽象的高层建模方面有优势,verilog在描述门级电路的时候有优势
我用VHDL,就因其格式的规整,一块一块地写得清清楚楚
曾问过另一用VHDL的同学为何不用verilog,他说那鸟语言实在看不下去
我觉得两种语言都应 ...



我用verilog也可以写得非常工整!!这不是语言的特点决定的,是由个人编码的风格和是否遵循软件工程规范引起的差别!!1
VHDL那点高层建模的能力可以跟现在的SystemVerilog比吗??
看看权威人士对这两种语言的看法,建议看看<<SystemVerilog for Design>的附录C!!!!

最后各位不要再象VHDL那样罗嗦的争吵哪个语言好,哪个不好了,两种语言又不是出自自家门,没资格!,也没那能耐!还是虚心先学习人家吧!
(假如是我们定义的VHDL,verilog估计可以!)

[ 本帖最后由 loveineda 于 2008-2-29 08:35 编辑 ]
发表于 2008-2-29 09:46:13 | 显示全部楼层
当然有前途啊,虽然我学的是verilog,但是我看好多教材都是用的VHDL
发表于 2008-3-5 22:57:42 | 显示全部楼层
用verilog吧。
发表于 2008-3-7 10:54:37 | 显示全部楼层
vhdl程序敲起来太累了,所以转verilog了
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