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查看: 3727|回复: 6

[求助] 实验室没有做接地,如何在测试时进行ESD防护?

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发表于 2018-9-13 16:15:24 | 显示全部楼层 |阅读模式

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实验室没有做接地,如何在测试时进行ESD防护?
期待大家帮忙提供宝贵意见!
发表于 2018-10-15 20:50:25 | 显示全部楼层
本帖最后由 copper_hou 于 2018-10-15 20:55 编辑

回复 1# tulipyjx

  从AC设备地引出ESD的系统地,前提是要确保实验室的AC设备地接地完好性:方法一,从配电箱的设备地处引出ESD地,此法较可靠;方法二,从AC电源插座的地线引出ESD地,此法简单,但此地的可靠性容易出问题(缘于国内的电气走线越靠后端,设备地的可靠性越成问题,最糟糕的是电源插座只有火线、零线,全然不接地线)。
   补充说明:欧美地区的ESD防护做法就是首选AC设备地作为ESD系统地的主地,他们的ESD地从主配电箱或任一AC电源插座的设备地引出均可(电气规范执行的较为彻底)。附图为简易的ESD防护工作站的构建实例(适用于临时的电子维修等情形的ESD防护应用)
Field workorstation application.png
 楼主| 发表于 2018-10-16 11:10:32 | 显示全部楼层
回复 2# copper_hou


    感谢您的热情回复!
  有一问题请教,看到您发的一个贴子
“IC ESD失效分析分析未发现异常决不等于无失效”,是否有
这么一种情况:芯片已经受到ESD损伤,但不是致命性的,
而且EMMI分析看不出来问题,但芯片中的MOS管已经受到
静电的损伤,而导致芯片的性能变差。
是否可能有我以上描述的情况?因为有人说,芯片受到ESD损伤,
一定通过EMMI能够检测到,我一直对此论点怀疑。
发表于 2018-10-16 12:54:31 | 显示全部楼层
本帖最后由 copper_hou 于 2018-10-16 12:57 编辑

回复 3# tulipyjx

是的,你的认知是正确的。ESD对IC构成的危害,分三大类型:
1.破坏性失效(Catastrophic Failure)
这类失效,IC的功能性测试就会判定为功能性不良,IC内部的局部结构基本都是发生了结构性破坏,其中大部分可以透过EMMI之类的检测发现出热点。
2.参数性失效(Parametric Failure)
比破坏性失效程度轻,发生这类失效的IC功能性测试为合格品,但具体检测细分的某些电性参数会与正常品存在明显的差异。这类失效的IC,一般的EMMI检测不一定可以发现出异常点。
3.潜在性失效(Latent Failure)
ESD损害程度最轻。这类失效的IC,功能性测试与技术参数测试均发现不了异常,可以说与正常品无异。当然一般的失效分析检测手段很难发现出异常点。
发生参数性失效与潜在性失效的IC,其ESD或EOS承受能力会与正常的IC存在显著的差异,表现在后续耐受ESD或EOS冲击的能力明显减弱。就是说发生这两类失效的IC,在后端的生产工序以及可靠性测试中都会显著较早发生破坏性失效。
顺便说一下,国内的IC封测厂在最后的老化测试中基本都会遇到一定比例的ESD/EOS不良品。这些不良品就有一部分是前端遭受过ESD/EOS冲击过后的原因存在。
 楼主| 发表于 2018-10-16 13:49:13 | 显示全部楼层
回复 4# copper_hou


    感谢copper_hou,请问:自动打线机和手动打线机,哪一个在打线时更容易出现ESD问题?
发表于 2018-10-17 08:56:00 | 显示全部楼层
回复 5# tulipyjx

你说的打线就是wire bonding吧?目前的IC封装厂基本上都是采用的专门的wire bond设备,都是自动化的,还有人使用手动的?Wire bonding工序的ESD主要是CDM为主,就是说静电来自于Die。不晓得你所说的手动打线是怎么个操作机构。
有具体问题可以微信我,copper_hou
 楼主| 发表于 2018-10-17 09:36:48 | 显示全部楼层




    是将裸芯片用bonding wire 打线到PCB上,即COB
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