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[求助] AMS数模混合仿真,输出波形不正常

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发表于 2018-9-12 20:29:59 | 显示全部楼层 |阅读模式

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大佬们,最近小弟在学verilog和ams混合仿真,在论坛上看的教程,现在仿真环境全部搭好了,也能仿真。仿真组合逻辑的时候没什么的问题,但是我试着写了个case语句,逻辑很简单就是用计数器计10个周期,一个周期是1微秒,第一个周期Vsa输出高电平,然后变低,第十个周期时,eco变高,然后重复这个过程,connect_rule选的18v_full_fast,电源也是给的1.8V。然后我发现仿真的逻辑是乱的,仿真的结果是每5个周期Vsa就会输出一段特别窄的脉冲,然后eco也是5个周期就变高1次。我换spectreverilog仿真是正常的,用modelsim仿真也是正常的,不知道ams到底哪里没弄对,求大佬解惑!!
TIM截图20180912201534.png


20180912201705.png
发表于 2018-9-13 17:32:11 | 显示全部楼层
回复 1# ly769080901


    1. ADE->Outputs->Save All,存储所有节点的电压。

   2. ADE-> Tools -> Results Browser, 打出verilog 内部模块的时钟,rst,以及关键信号是不是如预期。
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发表于 2018-9-14 11:52:28 | 显示全部楼层
里2个项目/编号;
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 楼主| 发表于 2018-9-14 17:20:35 | 显示全部楼层
回复 2# JoyShockley
谢谢版主大大,我已经解决了,是我的clk时钟上升沿的问题,我没给上升下降时间,导致一个上升沿会被识别成很多个,所以出现了逻辑误判。把clk上升下降时间设小一点,或者采用connect Rule采用18_basic都能正常仿真。
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发表于 2019-7-2 09:36:34 | 显示全部楼层
请问大家,ADDR<15:0>总线的16进制波形怎么不能作为一个整体plot?急
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