vivado封装用户IP（包含网表）

IC.Michael

有一个vivado工程，想要封装成IP，其中包含了vivado例化的IP核，也有两个网表（edf/edn）文件，封装成IP后，用synplify综合后，用vivado进行pr，一直报失败，说是原来工程中的两个网表文件已经存在了，我添加了这个封装后的xci文件，这样会有问题。但也不是error，就是impl一直失败。想请教下，大家有遇到过这样的问题吗？还是说，vivado封装IP不能包含网表文件呢？

IC.Michael

发现自己发了很多求助帖，有的得到回答了有的没有。也许有一天我知道答案了，会回来自问自答补上，也许以后有人遇到类似问题搜到这个帖子，也算有点参考意义了。

IC.Michael

包含网表的工程再封装成IP好像不行，奇怪我前天跑成功一次，比特都产生了，后来却成功不了，一直有问题，报问题的地方恰恰是工程里的网表，提示什么网表已存在巴拉巴拉的。今天改变策略了，把工程综合成网表和stub文件，添加到工程里，刚刚跑成功了，就是不知道稳定不。

jacky_mx

vivado先将配置生成的IP封装成，生成edif文件，主工程如果使用的是SYNPLIFY，用的是只有input/output及模块名的信息，跑综合，也是生成edf文件，最后面将所有的edf/edif文件放在一个工程，即可用vivado跑PR

IC.Michael

回复 4# jacky_mx


   是啊，我现在是这么做的，之前是把vivado封装的ip，通过stub文件进行synplify综合，在vivado pr时再把xci吃进来，不过在xci中也就是封装的工程中有子模块是edf形式的，因此在主工程中pr时一直遇到impl失败的问题。

IC.Michael

综合设置：[-mode out_of_context]；综合完成之后：[write_verilog -force module_stub.v]，生成所需的封装后的文件，较大，会包含IP核，不需要edif和ip核文件，但不够清晰；或者在综合完成之后：[write_edif -force module.edf]，生成网表文件，[write_verilog -mode synth_stub -force module_stub.v]，生成黑盒文件，综合时加入_stub.v文件即可，PR时加入edf文件。

mike1211

你好  请问一下 我在一个vivado工程中 使用的block design 在这里面调用了一个有差分输入的IP核，然后将这个工程 综合成网表，在别的工程调用这个网表，调用的时候添加了stub.v和edif到新工程中，但是在实现的时候报错 说是网表中的输入时差分的但是顶层连接过来的信号是单端的，可我在xdc中已经约束了差分啊 这是怎么回事啊？

IC.Michael

回复 7# mike1211


   你看看stub.v文件里端口信号是不是差分的，确认下端口。约束里约差分是怎么做？

edwardk

学习中。。。。