#time延时处在不同位置的作用与区别

艾克0928 · 发表于 2018-7-16 13:57:14

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请问下面两种verilog语句写法有什么异同点

1). #1 signal_a <= signal_b;

2). signal_a <= #1 signal_b;

求大神解释一下，最好包括语法上、对后面综合和验证结果的影响等方面。感谢啦！

艾克0928 · 发表于 2018-7-17 21:13:00

自己顶一下！

lhw123 · 发表于 2018-7-18 16:51:12

1) 延时1ns，执行这条一句
2）执行，这条语句。保持采样的signal_b，延时1ns，将signal_b复制给signal_a
附：综合后没有差别

艾克0928 · 发表于 2018-7-19 20:27:07

回复 3# lhw123

谢谢，你说的意思我现在基本懂了，后面我结合仿真图看了一下，差不多是你说的这个意思咯

艾克0928 · 发表于 2018-7-19 20:31:31

本帖最后由艾克0928 于 2018-7-19 20:35 编辑

已知： c <= #1 a;
#1 d <= b;
VCS仿真结果如下所示：

附加说明：实际工程应用中推荐将延时放在RHS这边，因为这样做可以准确地模拟实际电路中的传导延时，是一种非常有意义健康的编码风格；而将延时放在LHS这边，是不能模拟电路中的传导延时的，也很容易出错。

mysoul · 发表于 2018-7-19 20:32:05

回复 1# 艾克0928

（1）延时1个时间单位，执行这条语句
（2）立即执行这条语句，b信号的值在一个时间单位的延时后赋值给a
从仿真的角度来说，波形应该没什么差别
综合的话就不知道了

艾克0928 · 发表于 2018-7-19 20:37:23

回复 6# mysoul
波形是有差别的，请见我上面的VCS仿真结果

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