关于Verilog里状态机default状态的问题

tt44tt44 · 发表于 2018-6-28 10:55:34

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一般在写状态机的时候必须要添加default状态防止产生latch

但是如果我在实际运用过程中，如果想保持一个reg型变量数值不变该怎么办呢，似乎也不能直接用signal_a <= signal_a;这种方式，求助论坛各位大大

rosshardware · 发表于 2018-6-28 10:59:05

如果是用寄存器保持一个值，是可以有signal_a <= signal_a的方式呀。状态机添加Default也是2段式状态机的组合逻辑部分添加

tt44tt44 · 发表于 2018-6-28 12:55:11

回复 2# rosshardware

如果是时序逻辑的部分，就不用添加default状态了吗？十分感谢~

wangjun403 · 发表于 2018-6-28 14:54:35

回复 3# tt44tt44

时序逻辑随便怎么写，也没有latch

rosshardware · 发表于 2018-6-28 15:36:47

回复 3# tt44tt44

是的

capcomwf · 发表于 2018-6-29 23:46:39

其实我也有这方面的担忧，不知如何解决

sharp杨 · 发表于 2018-6-30 20:47:15

这样的，当你always里面clk边沿触发的时候，不会产生latch。比如always@(posedge clk) if(en) b <= 1'b1; else b <= b;//（或者不写）对应的电路是一个触发器，然后D端口前面有一个二选一选择器，en信号是选择信号；选择器的一个输入连接的是1‘b1，另一个连接的是触发器的输出。这种电路综合的就是个寄存器，不会有latch。如果你用always@(*) if(en) b <= 1'b1;然后没有else，就一定会有latch产生。

Rambo一号 · 发表于 2018-6-30 21:21:43

回复 7# sharp杨

学习了，谢谢

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