关于systemverilog中 iff 的用法问题

kimisdream · 发表于 2018-6-11 14:51:44

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本帖最后由 kimisdream 于 2018-6-11 17:41 编辑

file:///C:\Users\ADMINI~1\AppData\Local\Temp\SGPicFaceTpBq\10364\0135A930.giffile:///C:\Users\ADMINI~1\AppData\Local\Temp\SGPicFaceTpBq\10364\0135A930.gif@(rtr_io.cb iff(rtr_io.cb.frameo_n[da] == 0 ));

想知道上面这句的作用是什么？本语句出处是SVTB lab 2016的solution中lab3的源代码，在第144行。

菜鸟我搜很久都没找到对于iff的比较好的解释。
求大神解答！！！感谢！！！

shaoqingtju · 发表于 2018-6-11 21:04:54

iff的解释可以看IEEE的std，单纯说你的这个语句为何要这样写：
@表示阻塞，那么也就是只有括号里的语句为真是才阻塞到，从例子的code来看，只有在rtr_io.cb.frameo_n[da] == 0且 clock上升沿时才会使仿真器产生响应，从逻辑上看上面的code与如下code的功能是一样的。
@(rtr_io.cb) begin
if(rtr_io.cb.frameo_n[da] == 0)

但是第二种写法，仿真器会在每个clock的上升沿都响应一次，然后再去看rtr_io.cb.frameo_n[da] == 0是否满足。
因此例子中的写法有助于提升仿真效率

kimisdream · 发表于 2018-6-12 09:52:00

回复 2# shaoqingtju

明白了，非常感谢！！！

zqq624723237 · 发表于 2018-8-7 15:18:54

iff就是if and only if

Marlbe_Yang · 发表于 2018-8-18 13:28:32

if = if and only if

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