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[求助] 基本的与门,这两种写法在实现上有什么区别?

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发表于 2018-6-8 16:46:22 | 显示全部楼层 |阅读模式

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wire a,b,c;
reg d;
assign a = b&c;
always @(*)
    d = b&c;
发表于 2018-6-8 17:43:19 | 显示全部楼层
一样的,没啥区别
 楼主| 发表于 2018-6-9 19:14:09 | 显示全部楼层
回复 2# 风释怀


  但是一个是wire,一个是reg,实现上有区别吗?
发表于 2018-6-10 16:13:45 | 显示全部楼层
一样的,第2种写法d定义成reg只是为了符合语法规范。
发表于 2018-6-11 14:37:57 | 显示全部楼层
综合出来的电路是一样的
发表于 2018-6-25 10:51:35 | 显示全部楼层
没有区别,不过Verilog描述,RTL 级尽量按照逻辑行为去描述,不要按照底层门级描述,这样功能的可读性好一些,比如刚才逻辑这样写,对于逻辑的表达更直观一些,综合效果一样

always @(*) begin
      if ( b == 1'b1  && c == 1'b1) begin
             d = 1'b1;
      end
      else begin
            d = 1'b0;
      end
end
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