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[原创] DFT小讲座之7_ATE测试扫盲

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发表于 2018-6-7 11:52:33 | 显示全部楼层 |阅读模式

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TE【1】从设计流程上来说,是DFT的客户。DFT逻辑设计的合理性,有效性乃至便捷性都需要通过TE的最终真刀实枪的上了机台才见分晓。 可以说TE是检测DFT成绩的最直接部门。

无论哪行哪业,要想做到出色,了解客户的需求是绕不开的一个大项。作为DFTer,了解TE的工作也是我们的必修课之一。


这一次, 我们很荣幸的请到了TE的资深团队给我做一下TE的最重要的工作,ATE【2】测试的一个扫盲。


TIPS  [1] TE, test engineer

         [2] ATE, automatic test equipment. 自动测试机台


在目前的半导体产业中,工艺、算法和设计这些都是炙手可热的领域。在绝大部分人的认知中,甚至包含很多硅农的认知里,芯片流片回来,如果功能没有问题,那么大部分的工作应该做完了。然而现实生活远没有想象中那么完美。 就算芯片流片成功,就算功能设计完全没有问题,我们也不能直接将芯片交付给customer手中。 功能验证无误的芯片生产出来以后,还需要经过一系列复杂的手段,才能交付。 这些手段的核心就是芯片测试,又叫ATE(Automated Test Equipment)测试。


测试的目的

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绝大部分行业内人士都很熟悉一个名词----“封装测试”,但是测试到底是什么, 在半导体产业中的作用和影响, 大多数人没有准确的概念, 而且往往把流片后的芯片功能验证和芯片测试混淆。事实上,芯片测试就是利用测试机(ATE)对芯片进行量产【1】测试。借用某公司的芯片测试手册中曾提到的,“测试芯片是一个公司做的最费钱,最费事,并且是最难的事情之一。”测试并不能增加芯片功能,也不会让芯片更易于使用,并且还要花上一笔不小的开支。那为什么这么多半导体公司还要对自己的芯片做测试?这么多代工厂提供测试服务?最根本的原因在于“质量(quality)”。



从沙子变成芯片,这中间经历了若干的步骤,包括furnance,doping, photo,etching等若干步骤不断重复。 尽管是高精尖的技术,经管生产厂房最高级别已经达到class 1【2】,谁都无法保证每一步都完美无缺,必然会引入缺陷【3】而芯片测试的主要目的就是在芯片量产中尽可能找出有缺陷的芯片,保证提供给客户的芯片满足客户对芯片的质量要求。

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另外一个重要的测试原因在于产品分级。 芯片测试中的功能测试就是针对这一应用场景。 典型的例子就是cpu厂商,根据测试结果进行产品分类分级。

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TIPS  [1] 量产是指芯片可以达到大批量生产的阶段。

         [2] Class 1是对静室的洁净度分级。是指 尘粒尺寸在0.1微米或更大的情况下,密度不大于35粒每立方英尺。

         [3] 缺陷即Defect。是指芯片生产过程中带来的错误类型。


测试的过程


一个完整的测试流程就如下图所示。

1. wafer【1】出场后需要进行wafer基本的测试,标记出坏片。

2. 将测试通过的芯片切割并封装就可以的得到一粒一粒单独的芯片。

3. 对封装后的芯片进行再一次的测试,筛选掉封装后损坏的芯片。


4. 将测试通过的芯片交付客户。

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基于测试对象的不同,如上图所示,芯片测试分为CP (Chip Probing) 和FT (Final Test);

Chip Probing又称Wafer Sort,是基于尚未进行封装的芯片,就是我们通常所说的wafer。而Final Test则是基于已经封装好的芯片。


TIPS  [1] Wafer是指晶圆


测试的工具


芯片测试离不开测试机(ATE)。目前最大的两家ATE供应商是Teradyne和Advantest;常用的SOC测试机台有J750, UltraFlex和V93K等。

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除了测试机,针对每一款芯片,我们还需要定制ATE测试相关的测试硬件。对于CP, 通常需要定制Probe Card【1】;对于FT,通常需要定制插座【2】和Loadboard。测试硬件的目的是把测试机的测试通道、电源等测试机硬件资源和芯片的管脚连接,以便于测试机给芯片提供正确的电源和测试激励,并且获取芯片的输出反馈,从而判断芯片是否能够正常工作。

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TIPS  [1] probe card,探针卡

         [2] socket。用于放置封装好后芯片的基座


测试的激励


测试机台的测试激励通常是高度依赖DFT设计(Design For Test),完备的DFT设计可以提供高故障覆盖率的测试激励,保证测试后的芯片可以达到客户能够接受的质量水平,通常以DPM衡量【1】.测试的激励主要如下图所示,分为input 段和output 端。

input 端主要负责将0/1表示的激励文件转换为合理的波形,加载合理的电压,通过机台输给芯片。这些激励可以是直接的测试内容(如scan激励)也可以是触发芯片内部bist的激励(如MBIST测试激励)


output端主要将芯片输出通过设置合理的检测点,和期待的数值做比较并得出测试结果。

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但是随着芯片复杂度的提高,工艺的尺度不断减小【2】一些问题或故障很难或无法抽象出相对应的失效模型【3】,这也导致传统的DFT的测试覆盖率越来越难以满足客户对质量的要求,在这种背景下,SLT(System Level Test)被引入测试流程,简单的说,SLT就是把芯片放在一个类似于实际系统板中,去运行一些和系统应用相类似的测试程序,通过测试结果判断芯片是否符合要求。


TIPS  [1] Defects per million parts。 每百万产品中有缺陷产品的个数

         [2] 这里主要是指摩尔定律的发展

         [3] Fault Model。 故障模型。 是DFT进行其测试的基础


测试的指标


在芯片测试中有很多重要的指标。

对于测试程序,我们比较关心测试覆盖率(Test Coverage)和重复性及重现性(R&R:Repeatability and Reproducibility)



对于整个芯片测试成本,测试时间(test time)是关键因素;另外测试良率(yield)也是被很多人关心的指标,它和测试时间一起决定了是否能够保证大量稳定的供货。


小结


芯片测试是个跨度相当广泛的领域,它涉及到芯片的设计、制造和测试软硬件的开发,甚至在某些方面涉及到芯片在系统中的应用场景。它同时也是半导体产业中最重要的环节之一,决定了一款芯片的量产和成本。今天只是简单的描述了芯片测试相关的知识,以后有时间再详细的展开。

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发表于 2019-1-28 11:36:48 | 显示全部楼层
深度好文
发表于 2019-8-8 09:43:26 | 显示全部楼层
深度好文
发表于 2020-7-17 11:34:23 | 显示全部楼层
好文章
发表于 2020-12-10 11:52:10 | 显示全部楼层
好文章,只有这么多吗
发表于 2020-12-11 11:47:58 | 显示全部楼层
学习了
发表于 2021-1-26 16:48:47 | 显示全部楼层
好文章,感谢
发表于 2021-3-1 14:41:37 | 显示全部楼层
好文章,受教
发表于 2021-3-3 15:16:05 | 显示全部楼层
好文章, 非常感谢分享
发表于 2021-3-9 09:19:01 来自手机 | 显示全部楼层
好文章,感谢分享
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