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楼主: xzffff

如何用VHDL或verilog HDL实现时钟的2倍频?

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发表于 2008-5-20 22:55:32 | 显示全部楼层
好像不是很好做啊。
发表于 2008-6-27 00:26:26 | 显示全部楼层
呵呵,还好
发表于 2008-6-27 22:50:38 | 显示全部楼层
有意思,锁相环可以做到
不过感觉学习下还可以,没多大实用价值
发表于 2008-8-19 17:06:37 | 显示全部楼层
发表于 2008-8-19 17:57:00 | 显示全部楼层
好问题我也想知道如何可以这样
发表于 2008-8-19 22:51:07 | 显示全部楼层
可以通过标准单元实现一倍时钟的90度移相,然后用0度/90度/180度/270度时钟组合产生2倍时钟。
发表于 2008-8-20 23:37:35 | 显示全部楼层
期待答案
头像被屏蔽
发表于 2008-8-21 14:06:25 | 显示全部楼层
提示: 作者被禁止或删除 内容自动屏蔽
发表于 2008-8-23 21:04:38 | 显示全部楼层
dingyige
发表于 2008-9-23 23:21:29 | 显示全部楼层
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