在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: xzffff

如何用VHDL或verilog HDL实现时钟的2倍频?

[复制链接]
发表于 2003-8-18 11:12:30 | 显示全部楼层

如何用VHDL或verilog HDL实现时钟的2倍频?

需要更高频率的时钟作源,这种倍频没有什么意义,个人意见
发表于 2003-8-18 23:47:25 | 显示全部楼层

如何用VHDL或verilog HDL实现时钟的2倍频?

那个文档就是我产生的2倍频。下面的是参考时钟,上面的是2倍频后的时钟。占空比不是50%但周期准确。各位看看这样的时钟能不能用啊?
发表于 2007-1-13 16:00:23 | 显示全部楼层
好东西。看看
发表于 2007-1-13 21:54:47 | 显示全部楼层
03年的旧帖子怎么变成新的了
发表于 2008-4-8 14:29:28 | 显示全部楼层
kankana
发表于 2008-5-13 18:23:21 | 显示全部楼层
DPll好像不能实现倍频吧pll可以
发表于 2008-5-14 11:44:54 | 显示全部楼层
你可以上升沿下降沿各触发一次。不过一般都是用锁相环产生这样的时钟信号。
发表于 2008-5-16 11:38:50 | 显示全部楼层
纯粹使用verilog,应该不可能实现倍频的。
发表于 2008-5-16 11:58:08 | 显示全部楼层
文档看不了。
发表于 2008-5-19 09:19:24 | 显示全部楼层
个人觉得不能拿语言实现,因为就算写出code来,也无法综合
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 09:45 , Processed in 0.026910 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表