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楼主: xzffff

如何用VHDL或verilog HDL实现时钟的2倍频?

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发表于 2014-7-19 21:39:40 | 显示全部楼层
一般都是用IP核来实现的,XILINX中DCM,ALTERA用PLL
发表于 2014-7-21 12:27:36 | 显示全部楼层
回复 1# xzffff


    I think you can not do that.. Use DCMs in Xilinx..
发表于 2014-7-22 16:11:05 | 显示全部楼层
还是用PLL或DLL来实现吧,用逻辑实现的时钟没法保证skew和jitter。
发表于 2014-9-15 09:56:37 | 显示全部楼层
回复 7# shadow


   就一幅时钟图?你呀忽悠谁呢
发表于 2014-12-25 20:19:42 | 显示全部楼层
非常感谢
发表于 2014-12-25 20:30:37 | 显示全部楼层
不知道纯语言实现的倍频能不能用
发表于 2015-10-15 19:01:39 | 显示全部楼层
刚好要搞倍频
发表于 2015-10-29 09:49:07 | 显示全部楼层
回复 7# shadow


    有没有程序啊?现在我也在弄这个,谢谢了
发表于 2016-6-10 09:37:48 | 显示全部楼层
好羊的
发表于 2016-6-22 11:18:32 | 显示全部楼层
回复 7# shadow
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