如何用VHDL或verilog HDL实现时钟的2倍频？

pigolo

学习一下

blueandy

网上看到的：
module twice (clk,
clk_out
    );
input clk;
output clk_out;
wire clk_temp;
wire d_outn;
reg  d_out=0;
assign clk_temp = clk ^ d_out ;
assign clk_out = clk_temp ;
assign d_outn = ~d_out ;
   
always@（posedge clk_temp)
begin
  d_out <= d_outn ;
end
   
endmodule
不知道可以吗

woshizouwei

这个课题高端

shiyinjita

可以通过异或操作，进行两倍倍频的

xiaohonging

现在也遇到这个问题

yuhc

没有价值。。

zgje40

如果是Altera可以用MegaWizard生成锁相环调用

mucao

你的文档就一张图，啥内容都木有啊， 还扣分~~~~~回复 7# shadow

zhangchenyang

谢谢分享

sasso

回复 1# xzffff


    You mean to create a multi phase clock?