全数字锁相环的verilog源代码

lclyt · 发表于 2012-6-20 23:16:20

yinggaiyouyong,xiexie

zhengyongzheng · 发表于 2012-7-4 15:21:38

很好.

xhy04540451 · 发表于 2012-9-10 13:21:55

需要中，多谢楼主

ylry00 · 发表于 2013-1-13 10:45:07

DPLL由鉴相器模K加减计数器脉冲加减电路同步建立侦察电路模N分频器构成.

整个系统的中心频率(即signal_in和signal_out的码速率的2倍)
为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.

windl32 · 发表于 2013-6-14 22:34:06

正需要这方面的资料，多谢分享了

jiangqunfcp · 发表于 2013-6-15 12:00:06

I have no mony

smallro · 发表于 2013-8-7 09:24:45

多谢楼主分享哈

aaabc · 发表于 2014-4-18 05:34:07

谢谢分享

sdmout · 发表于 2018-4-28 11:42:07

共享期望共享期望

cdting · 发表于 2018-5-22 02:11:49

非常感謝~~~

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