关于采样保持电路

雨夜后的黎明 · 发表于 2018-4-16 16:01:06

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由雨夜后的黎明于 2018-4-16 16:11 编辑

本人在做采样保持电路，小白一个，卡在这里好久了，做不出来采样保持电路。求助大家。结构是用的电容翻转型，里面的运算放大器是用的陈铖颖那本书125页的两级放大器。如下图，电容大小值设的500fF，开关是先用的nmos管，求助大家，为啥输出波形是这个，问题出在哪里，应该怎么办啊，急

david_reg · 发表于 2018-4-17 13:07:55

可以试试先用两个理想的单端运放代替这个差分运放，如果仿真波形正常就可能是差分运放工作不正常；可以检查一下运放输入输出的工作点偏置是否合理。

雨夜后的黎明 · 发表于 2018-4-17 22:21:01

回复 2# david_reg

首先很感谢你能回答我的问题

。用两个理想的单端运放怎么代替这个差分运放呢，是两个放大器分别输入相反的信号吗，那输出怎么处理呢，我这里的采样结构。另外怎么检查运放的输入输出偏置呢，是指输入和输出共模电压？

我到现在也还不理解输入和输出共模电压是干嘛的，自己定义还是有什么方法来定义，从哪里输入和输出呢

雨夜后的黎明 · 发表于 2018-4-17 22:54:17

本帖最后由雨夜后的黎明于 2018-4-17 22:57 编辑

继续昨天发帖的内容，采样结构和放大器来源如上图（这里再附上）采样保持电路结构.jpg

昨晚在论坛里看到有做采样电路的时候受到困扰，有答主怀疑可能是是采样开关导通电阻大，当时主题帖的发帖者用的开关是0.18um的，她把管子设的宽长比做到了最大，然后我用的也是0.18um的工艺,然后我看到拉扎维写的书上也说到开关的导通电阻这个问题，而且增加管子的宽长比可以减少导通电阻，所以我试了试增加管子的宽长比，长度L取0.18um，宽度W取到了100um，输出波形的幅度比上面发的图增大了。除了增加管子的宽长比，我把采样的速率也降下来了，原来的采样脉冲周期是10ns，也就是100M，然后我把频率降到50M,再降到20M,输出的波形也比原来好（我不知道对不对，本人真的很小白一个）下面附上经过上面说的处理后的波形，从图形来看貌似对输入波形进行了采样，但是采样后并没有保持住，两个采样脉冲之间是0，也就是说电路没有实现保持功能（我从输出波形判断的，不知道对不对）。所以请问大家问题可能出现在哪里呢？怎么解决呢，采样结构如上图，输出端outp,outn之间也有一个开关连接，和采样开关同时通断。几个开关的控制时序如下图，s1是电容和输出之间的开关，s2是采样开关，s3是保持时候的开关。而且采样波形好像有延时，是什么问题呢开关时序.jpg

登录/注册后可看大图

JennniferHo · 发表于 2022-8-18 10:51:33

顶顶，怎么没有大神回复，小白遇到了同样的问题

红红的西瓜 · 发表于 2022-9-1 16:33:24

电路里面CMFB的原理是什么，谁能解释一下

[求助] 关于采样保持电路

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

站长推荐 /3