xilinx MIG IP核 map问题？

mysoul

利用ISE生成MIG IP后，然后将example_design中的文件来进行综合，translate过了，map出现了一个问题？
LIT:600 - IOBUFDS symbol "u_ddr2/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_dqs/gen_dqs_iob_ddr2.u_iobuf_dqs" (output signal=u_ddr2/u_ddr2_top_0/u_mem_if_top/u_phy_top/u_phy_io/gen_dqs[0].u_iob_d qs/dqs_ibuf) does not have IOSTANDARD specified. Map is unable to generate a default IOSTANDARD for IOBUFDS, one has to be explicitly provided.dqs_ibuf

上xilinx官网上查看了一下，发现MIG 3.6.1以及低版本的MIG IP核都有这个问题，但是在官方论坛的回复中还是不知道如何取解决这个问题

官方的解决方案：
Map is unable to assign default IOSTANDARDs for differential I/O because IOBUFDS symbols are expanded differently depending on the IOSTANDARD involved, and this happens upstream of the point where default IOSTANDARDs are assigned. It is necessary for the user to always assign IOSTANDARDs to IOBUFDS symbols.


还是不知道怎么去修改生成的文件，希望各位坛友提出意见

mysoul

回复 1# mysoul


    自己顶一波

amic14

Open example design with mig 1.6 example and try to find nessesary constraints. Also look at target reference designs at xilinx.com.

mysoul

回复 3# amic14


    在xilinx官网没找到参考的，可能是我不会找，你说的弄一个1.6 版本的MIG核去找找一些约束是吧？我现在这个问题应该就是约束的问题，电平标准哪里不对，看了官方的这个解决方案，我还是不会弄

vegetablebirds

可以把UCF中的约束全部注销掉

mysoul

回复 5# vegetablebirds


    不是约束的问题，是电平的问题，我把电平标准设置成SSTL就好了，已经解决了

edwardk

学习中。。。。。。。

ustszl

mysoul 发表于 2018-4-14 15:43
回复 5# vegetablebirds

请问是修改mig生成的ucf文件里电平吗？新手求教

mysoul

ustszl 发表于 2020-8-3 10:11
请问是修改mig生成的ucf文件里电平吗？新手求教

时间太久有点忘了，你把UCF里面的东西都干掉就好了

mysoul

ustszl 发表于 2020-8-3 10:11
请问是修改mig生成的ucf文件里电平吗？新手求教

这个之前在xilinx官网上看的，应该是1.6版本好像有bug