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[原创] 如何在Design Compiler中连接(link)带参数的Verilog?

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发表于 2018-3-19 16:37:41 | 显示全部楼层 |阅读模式

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通常在Design Compiler使用read_verilog和link命令连接Verilog设计,但是如果模块带有参数并且使用的不是默认值,link就会出错:




  1. Warning: Cannot find the design 'MyModule' in the library 'WORK'. (LBR-1)
  2. Warning: Unable to resolve reference 'MyModule' in 'Top'. (LINK-5)
  3. 0


复制代码

这种情况下就要使用analyze和elaborate命令,例如:




  1. analyze -format verilog {MyModule.v Top.v}
  2. elaborate Top


复制代码
发表于 2018-3-20 15:09:09 | 显示全部楼层
真是习惯不一样。我从来不用read_verilog,就习惯用analyze和elaborate。
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