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查看: 8363|回复: 8

[原创] dc_shell 读入设计执行link后,cannot find design in the library 'WORK'

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发表于 2018-2-5 11:27:06 | 显示全部楼层 |阅读模式

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dc_shell 读入设计执行link后,cannot find design in the library 'WORK',问题代码模块如下:
fifo_16_16 #(16,4)  fifo_send_data(


);

dc对 #(16,4) 是不能识别吗,还是这种写法有问题????????有什么解决办法?????????谢谢!
发表于 2018-2-5 23:24:00 | 显示全部楼层
同问!!!!!!!
发表于 2018-2-6 13:51:28 | 显示全部楼层
查看log文件,是链接的db库不对 还是top design没设置对
发表于 2018-2-9 19:57:32 | 显示全部楼层
是不是没有定义WORK库

define_design_lib WORK -path WORK
analyze -work WORK -format verilog  RTL文件
elaborate 顶层design名 -work WORK  -update
 楼主| 发表于 2018-2-11 16:21:57 | 显示全部楼层
回复 4# richardxingxing
是这样的,我原来用read_verilog就报错了。
发表于 2021-5-22 09:36:53 | 显示全部楼层
感觉晚了好几年才回答,我也遇到同样的问题了!
在有参数时候link的时候,不能直接用link,而是用analyze -format verilog {a.v b.v.....}
发表于 2021-12-9 11:14:47 | 显示全部楼层


maicheal 发表于 2021-5-22 09:36
感觉晚了好几年才回答,我也遇到同样的问题了!
在有参数时候link的时候,不能直接用link,而是用analyze - ...


是的
发表于 2021-12-14 09:43:46 | 显示全部楼层
学到了
非常感谢大家的分享
发表于 2022-11-18 10:31:03 | 显示全部楼层
学到了,好人啊!!!
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