vhdl语言 一个连线的问题，port位宽不匹配

qiurijian

首先有3个模块A,B,C;
A模块有一个13位的输出A_OUT; 声明一个signal    A_OUT_w   :  std_logic_vector(12 downto 0)连接这个端口。
B模块有一个13位的输入B_IN;
C模块有一个10位的输入C_IN；
A模块的输出同时作为B,C的输入，连线如下：
.....
B_IN=>A_OUT_w;
........

C_IN=>A_OUT_w(9 DOWNTO 0);

报错port位宽不匹配，到底是应该怎样处理呢？

qiurijian

错误找出来了，犯了好几次的错误，这样写是没有错误的。错在哪里呢？我一直用的是Verilog语言，换到vhdl老是要弄一个component来弄一下，结果程序改着改着就忘了这个component。

y23angchen

特别讨厌 vhdl 的代码，  公司vhdl 的老代码， 都是以前延续下来的， 特别恶心，  我今天也被这破玩意搞了半天。

gaurson

因为VHDL是军方搞出来的，比较死板规范化，呵呵。