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楼主: mysoul

[讨论] 异步复位同步释放

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 楼主| 发表于 2017-12-19 17:34:10 | 显示全部楼层
回复 10# rvisk

做过了SPI模块,有时候总有一个疑问,数据在上升沿改变,下降沿采样,这样是不是更稳定,看了上面那位大牛的解释之后,现在是明白了。目前关于这个复位的问题的疑问也基本解决,感谢
 楼主| 发表于 2017-12-19 17:39:07 | 显示全部楼层
回复 9# 冲出藩篱

讲的很清楚,Altera和Xilinx两家的FPGA都用过,但是没有仔细去了解过两家的区别,关于你说的Xilinx同步复位和Altera异步复位,这点学习到了。
第二点:你说的双沿去做的话,最后造成了时序更加紧张,也意外解答了我学习SPI之后一直以来的疑问。
第三点:我个人确实过于死板了,书上的东西没有拿到具体环境中去分析,有时候可能知道不能这么做,但是并不知道具体原因。

最后非常感谢你的解答
发表于 2021-9-6 01:35:13 | 显示全部楼层
本帖最后由 innovation 于 2021-9-6 01:48 编辑


冲出藩篱 发表于 2017-12-19 08:37
从FPGA设计角度,说一下我的个人理解:
1.异步复位,同步释放,只解决了复位信号产生的问题。换句话说,这 ...


也从FPGA的角度聊聊,没用过Altera的,只聊聊Xilinx的。
9#的朋友提到:“a.xilinx推荐同步复位,因为寄存器本身没有异步复位端,因为已同步到本地时钟域,时序问题表现为set up 和 hold.”,这个说法跟Xilnx的手册出入就比较大了。Xilinx从Spartan-3到现在UltraSCALE+,其触发器都有同步复位异步复位引脚,当然,具体是同步还是异步由设计者的代码及综合工具推演。不过同一个触发器不能同时使用异步复位和同步复位引脚
(1). Xilinx Spartan-3 ug331 :
image.png
(2) Xilinx UltraSCALE/UltraSCALE+ ug574 :
image.png

(3) Xilinx确实极度推荐其FPGA的触发器使用同步复位,尽量避免使用异步复位。我理解(实际是在xilinx的文档中看到的,只是一时半会儿没找出来那文档了)最大的原因就在异步二字,因为异步,对静态时序分析造成了极大的困扰。另外还有一个小原因,尤其是对spartan-6之后的xilinx FPGA,由于这些FPGA内部规模越来越大,一个slice内的触发器越来越多,但是,这些触发器的控制引脚(CE、SR)在slice内是多个触发器共用的,一个用了,其它就得用,对于低扇出的异步复位信号,会造成较大的资源浪费(当然,UltraSCALE系列有所缓解,又在将共用控制引脚的FFs数量减少),而同步复位信号,因其逻辑功能与时钟同步,所以可以将低扇出的同步复位信号的逻辑功能吸收进触发器D输入端的LUT中,优化设计的布局布线。

9#的朋友还提到当从外部IO送来复位信号时,“你在这里使用异步复位同步释放的方式产生复位信号,如果遇到复位信号上的毛刺干扰怎么办?反倒是产生了我们不愿意看到的复位信号产生。”,这个地方也有点没明白9#的意思,外部IO复位信号的毛刺问题,跟这个信号采用异步复位同步释放的方式处理后使用,还是直接当做异步复位信号使用和毛刺问题有什么关联,难到直接当做异步复位信号使用,就不用考虑外部IO的毛刺问题了?不是这样理解的吧。毛刺对两种方式都有很大的危害呀。

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