纯组合逻辑，仿真的结果与实际不符

mysoul

回复 19# kasuo

if下面的语句要是超过一句，就需要加begin end

mysoul

回复 18# 谁枫而飘

有道理，如果识别成时钟，那么赋值方式就有问题了，谢谢

mysoul

回复 20# y23angchen

软件确实把这个当成时钟了，这种赋值方式就存在问题了，和我的本意不相符。感谢感谢，确实是我主观臆断。可能需要去仔细想想如何检测这个脉冲了。

gaurson

不管你是不是和模拟电路联接，你本身数字电路这边肯定有一个频率比较高的工作时钟，一般还是设计为时序逻辑比较好，也方便综合收敛时序。你可以再从方案上以时序设计为基础来考虑一下你的电路结构。
再说底层电路的结构，其实不外乎就是与或非门，再往上就是FPGA内部的基本单元触发器和查找表，其实都是与或非门实现的，没有概念的话，找一本数字电路的书看一下就清楚了，底层的东西就那么点，然后一步一步往上组合才成为了实际芯片的电路结构的。

gaurson

回复 1# mysoul


    楼主可以看看特权同学的FPGA专区里面最近发的结构方面的帖子。

谁枫而飘

要去检测一个脉冲，展宽啥。或者用频率更高的时钟去检测

艾克0928

回复 26# 谁枫而飘 展宽这种方法不太好吧？毕竟展宽之后最少是一个时钟周期，如果这两个脉冲相隔很近（同处于一个clk周期内），假设将第一个脉宽展宽之后，那么就掩盖了第二个脉冲，这样就会出现问题。至于采用更高的时钟频率是采样这个脉冲，也许这种方法在这里可能是可行的，不过要看对功耗的要求是否允许吧

谁枫而飘

回复 27# 艾克0928


   你想想，脉冲间隔很小，相当于频率很高，你想要完整的采样到这个脉冲，除了用频率高的时钟，还有什么办法？根据奈奎斯特定律

艾克0928

回复 28# 谁枫而飘
我并没有否决采用更高的时钟去采样这个脉冲，我是说采用这种方法要考虑功耗的情况，如果功耗过高，肯定这种方法不可行，如果功耗还在承受范围之内，那么这种方法也不失为一种有用的方法。

rvisk

always@(*)
if(!reset)

这个做法是错的