[求助]关于数字版图时遇到的一个小问题

xcan2012 · 发表于 2017-11-6 09:47:24

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如上图中，我用ICC做后端时，ICC把与门当做clock gate来分析，而且，把时钟的下降沿作为Launch Clock，把时钟的上升沿作为Capture Clock，所以在分析Hold时序时，就会出现差不多半个时钟周期的slack violation，请问一下，这样的路径我应该怎么去约束它啊？

大龄文艺男青年 · 发表于 2017-11-6 13:54:22

综合的时候没有指定icg cell 吧？

xcan2012 · 发表于 2017-11-6 14:25:33

回复 2# 大龄文艺男青年
请问一下如何指定啊？DFF和与门之间有逻辑，麻烦你指导一下我吧，谢谢

大龄文艺男青年 · 发表于 2017-11-6 15:00:41

回复大龄文艺男青年
请问一下如何指定啊？DFF和与门之间有逻辑，麻烦你指导一下我吧，谢谢
xcan2012 发表于 2017-11-6 14:25

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dc里用set_clock_gating_style约束需要使用的icg

xcan2012 · 发表于 2017-11-6 16:01:55

回复 4# 大龄文艺男青年

我试了，但是，DC并没有把那个与门综合成门控，请问你还有别的建议吗？谢谢

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