在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1453|回复: 1

[求助] FPGA验证时序问题

[复制链接]
发表于 2017-11-3 08:32:34 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
一颗典型的SOC芯片进行FPGA验证,问题总结描述如下:在ucf文件中:
NET "GPIO0_PAD"
... ...
//指定引脚
NET "GPIO1_PAD"
... ...

.
.
NET "GPIO0_PAD"     PULLUP      ;
NET "GPIO1_PAD"     PULLUP      ;
.
.
NET "Clk48MIN" TNM_NET = "Clk48MIN";
TIMESPEC "TS_Clk48MIN" = PERIOD "Clk48MIN" 20.833 ns HIGH 50.00%;

.
.
.
ucf文件仅指定了引脚和约束了时钟,因本设计芯片内部时钟较多,包括不同的时钟源和不同的时钟频率。

问题:
只要代码有小幅改动(对设计毫无影响),就会导致生成的bit文件(mcs文件)不能在FPGA环境上正常运行,
大概是什么原因?
是否有特别的warning需要注意?
除了时钟外是否需要其他约束?
 楼主| 发表于 2017-11-3 08:38:49 | 显示全部楼层
之前也做过FPGA验证,但是时钟单一,所以只要对时钟进行简单的约束,验证起来就没有问题;
所以猜测这次FPGA验证总是出现问题应该和多时钟方案有关,但是不知如何处理。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 02:51 , Processed in 0.017279 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表