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发表于 2017-10-20 21:20:59 | 显示全部楼层 |阅读模式

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捕获.PNG
但是log中显示Bitgen Completed Successfully.
所以到底成功没有。
发表于 2017-10-21 14:26:15 | 显示全部楼层
什么有没问题?生成的bitstream,但时序有不满足的路径
 楼主| 发表于 2017-10-23 09:32:16 | 显示全部楼层
回复 2# 江山无限辉


   
我的意思是有时序不满足的时序路径,怎么还能生成bitstream.
发表于 2017-10-23 09:38:57 | 显示全部楼层
回复 3# qiurijian


   在没有进行时序约束的情况下,软件是有个默认的设置。比如时钟频率默认为1000M,但是你实际只有50M,所以时序不满足很正常。万全没有问题。
 楼主| 发表于 2017-10-23 16:16:24 | 显示全部楼层
回复 4# 谁枫而飘

对主时钟约束之后,主时钟组竟然不满足时序要求,hold slack不满足,我考虑的解决方法是给这个主时钟加一个延时,不知道行不行,时序再看,了解的不多。
发表于 2017-10-23 20:45:29 | 显示全部楼层
回复 5# qiurijian


   保持时间不足,应该是数据加延时吧?
 楼主| 发表于 2017-10-25 10:35:27 | 显示全部楼层
回复 6# 谁枫而飘

首先感谢您的热心回复。
确实是数据加延迟。

我再向您请教一个问题,我看到一篇论述说建立时间不满足,只能重新设计,保持时间不满足,往往是在布图后修改,您知道这是为什么吗?

还有一个问题,建立时间不满足可怎么办啊?感觉很棘手,这个应该是时钟加延迟了吧。
发表于 2017-10-25 16:07:32 | 显示全部楼层
回复 7# qiurijian


   重新设计吧,把时序不满足的部分优化一下,降低延时就可以了
 楼主| 发表于 2017-10-25 21:26:39 | 显示全部楼层
回复 8# 谁枫而飘


   因为程序不是我设计的,是一个包装的srio,很复杂,我没有看懂,没法重新设计。可以考虑用多时钟周期路径约束吗?我感觉这个多时钟周期约束就是流水线,不会降低工作频率,可是为什么有的文章会说这样约束会降低时钟频率。
发表于 2017-10-25 22:37:08 | 显示全部楼层
回复 7# qiurijian

一般不会给时钟加延时。一般根据静态时序报告找到最差路径(最长组合逻辑路径),在不破坏逻辑的情况下插入pipeline。
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