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[求助] 如何用verilog写好状态机?

[求助] 如何用verilog写好状态机?

小白接触数字IC和FPGA有一年的时间了,但是感觉进步真的是很慢,深知自己学习的态度存在问题,但是也感觉自己学习方法不正确。也看过一些小的设计,总体的感觉就是每一句的代码都能够看懂,就是当很多的代码放在一起的时候就会比较凌乱,很难理解整体的系统功能。有时候自己仿真出来的结果和自己看代码所分析出来的差别还是比较大。最近老师让我设计一个IIC主从机的收发小系统,主机根据网上找的模型自己修改的差不多了。但是从机完全没有思路。   下手写代码的感觉就是无从下手,不知道怎么去写。完全没有一个宏观的认识,就是写的思路都产生不出来。请问师兄师姐们如何提高自己写代码和tb的能力?有什么快速的进阶方法?主要是不想走太多的弯路。

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多练习……多操作,写代码都是这样的过程

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1.大一点的工程的代码,去看肯定是很别扭的,因为你不知道别人的设计思路,这很正常。
2.通常中大型项目,你得自己去设计才有体会,不要总是看别人的。
  设计的时候,你得先有大概的思路,再一个子模块一个子模块的地写,局部可以参考别人的。
  多点耐心,做过几个项目自然就行了。
3.做几个流行的模块,就比如你说的I2C,还有UART、SPI等等之类的,不会走弯路,
  这些都是逻辑设计里面的基本要求,以后工作非常常用,虽然网上大部分都有模板。
4.你在学校的话,时间较多,有时间把招聘网站上要求的技能与常见的接口,或者某些领域
   常见的算法,都可以开始慢慢弄,时间久了就进步了。
5.状态机的话,我个人都是边写边改边仿真,直到看到仿真结果与要求的时序或者功能一致。

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嗯,还是得多写代码,bug出现多了就自然提升了。

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回复 5# 江山无限辉

同意,进步最快的方法就是多犯错误,并且记住它,下次不再犯。
海阔天空,漠大无边

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