时序分析求助默认的hold check edge

dyytx · 发表于 2017-9-9 12:10:15

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A是输入信号，create clock，B是内部信号，create_generate_clock -source A,同频，10ns周期

在内部有用B去踩A的逻辑；

在A下降沿时，在PT 里report timing hold，报出的是在B的0时刻去采5ns（A下降沿）的值，为什么工具默认是在这个沿check hold？？？

bidoy · 发表于 2017-9-9 23:38:55

不懂，为什么要用同频时钟猜时钟

jojofarmer · 发表于 2017-9-10 11:27:09

既然是同頻又是 A 產生, 就用A 就好

教父 · 发表于 2017-9-28 19:09:20

你的设计是不是用B的上升沿去采样A下降沿的数据？这样解释应该合理

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