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楼主: jiangbing1975

[讨论] 芯片级ESD防护设计答疑

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发表于 2019-6-28 14:21:42 | 显示全部楼层
请教大佬们一个问题,在 CMOS 3.3V 工艺里怎么对 5v 的输出信号进行 ESD 保护,5v 电源的esd保护我已经做好了,但是使用 5V 的输出信号怎么对 avss 和 5v 同时做 ESD 保护,保证其对 avss 和 5v 都能过 HBM 2000V?我目前的想法是输出信号对 5V 对 avss 分别做电平移位 RC GGMOS ,但是这样版图面积开销太大了,想问问有什么更优秀的结构吗?或者有什么推荐的资料可以参考一下!谢谢大佬!
 楼主| 发表于 2019-7-7 20:43:53 | 显示全部楼层


hhlunar 发表于 2019-6-24 15:26
那回退点又跟什么参数有关呢,这个我不太理解,求指点


GGNMOS在ESD过程中的曲线本质上描述了寄生BJT的工作状态。
之所以会发生snapback,是因为寄生BJT的工作状态发生了变化,由PN结击穿状态转换成了寄生BJT的正常开启状态,出现了所谓的负电阻区。
因此你可以说回退点其实就是寄生BJT正常开启的初始点,如果说回退点的电压和电流大小与寄生BJT的工艺尺寸和工艺参数相关,这个你应该可以理解吧?

 楼主| 发表于 2019-7-7 20:50:44 | 显示全部楼层


stefandIC 发表于 2019-6-28 14:21
请教大佬们一个问题,在 CMOS 3.3V 工艺里怎么对 5v 的输出信号进行 ESD 保护,5v 电源的esd保护我已经做好 ...


你的问题我看的一头雾水。
3.3V工艺为什么会有5V的输出信号?
3.3V工艺为什么会有5V的电源?
难道你说的5V tolerant IO?
还请你把问题说的更具体一点。

发表于 2019-7-8 14:12:57 | 显示全部楼层


jiangbing1975 发表于 2019-7-7 20:43
GGNMOS在ESD过程中的曲线本质上描述了寄生BJT的工作状态。
之所以会发生snapback,是因为寄生BJT的工作 ...


理解,谢谢!
发表于 2019-9-10 20:20:17 | 显示全部楼层
hi 大牛,又来请教你了!
  我的问题是3.3V电路的clamp ggmos发生snake back之后,电压迅速由触发点下降,这个时间可能只有几个us,但是钳制的电压很缓慢的下降,需要大几百us的,这段时间在4V左右,这段时间会造成内部管子损坏吗。。请教一下
发表于 2019-9-28 11:08:53 | 显示全部楼层
有推荐eBooks可学习?
发表于 2019-10-11 19:35:05 | 显示全部楼层
内部的东西还真不懂, 努力学习吧
 楼主| 发表于 2019-10-28 09:18:32 | 显示全部楼层
本帖最后由 jiangbing1975 于 2019-10-28 09:19 编辑


hhlunar 发表于 2019-9-10 20:20
hi 大牛,又来请教你了!
  我的问题是3.3V电路的clamp ggmos发生snake back之后,电压迅速由触发点下降, ...



“我的问题是3.3V电路的clamp ggmos发生snake back之后,电压迅速由触发点下降,这个时间可能只有几个us,但是钳制的电压很缓慢的下降,需要大几百us的,这段时间在4V左右,这段时间会造成内部管子损坏吗。”
你这个说法有问题:
1)是snack back,不是snake back;
1)HBM ESD的脉冲上升时间Tr是nS级的,持续时间再1uS左右,不知道你的几个uS和几百uS从何而来;
2)电压迅速由触发下降,这个时间应该也是nS量级,否则你的ESD电路开启速度就太慢了,HBM ESD要求器件开启速度在nS级别;
3)当HBM ESD脉冲结束后,芯片上也就没有电压了,哪里来的持续时间很长的4V?
这里需要强调的是”对芯片而言,ESD是个电流事件,不是电压事件,2KV对应的就是1.33A,芯片上看到的ESD电压有多大,是由ESD器件的特性以及芯片内部寄生电阻决定的。

 楼主| 发表于 2019-10-28 09:21:03 | 显示全部楼层


xlteam2 发表于 2019-9-28 11:08
有推荐eBooks可学习?


论坛资料下载区有很多,你找找柯明道教授的看。
发表于 2019-11-5 11:26:38 | 显示全部楼层


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