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楼主: jiangbing1975

[讨论] 芯片级ESD防护设计答疑

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发表于 2019-6-15 17:13:18 | 显示全部楼层
请教一个问题,我遇到低节点工艺里面,如果管子的w,l取最小,很容易坏掉,lvt管,请教一下,w与管子抗esd有什么关系
 楼主| 发表于 2019-6-17 09:04:43 | 显示全部楼层


hhlunar 发表于 2019-6-15 17:13
请教一个问题,我遇到低节点工艺里面,如果管子的w,l取最小,很容易坏掉,lvt管,请教一下,w与管子抗esd有 ...


什么是低节点工艺?
容易坏掉的管子是用在什么地方的?芯片内部还是IO里面?
IO里面的用来泄放ESD能量的管子都很大,且版图需要满足ESD rule。
你描述的信息不全,无法有针对性的回答你。
发表于 2019-6-17 13:55:50 | 显示全部楼层


jiangbing1975 发表于 2019-6-17 09:04
什么是低节点工艺?
容易坏掉的管子是用在什么地方的?芯片内部还是IO里面?
IO里面的用来泄放ESD能量的 ...


     55nm 被保护的管子,非io
 楼主| 发表于 2019-6-17 22:03:26 | 显示全部楼层


hhlunar 发表于 2019-6-17 13:55
55nm 被保护的管子,非io


对被保护的器件,没有任何要求。即使使用工艺允许的最小尺寸,也不应该有问题。如果有问题,只能说明你的保护电路做的不好,没起到应有的保护作用。

发表于 2019-6-18 11:03:18 | 显示全部楼层
关键是只有这几个坏了,其他的都没坏,即使打的更高的ESD电压,其他的也不会坏
发表于 2019-6-18 11:05:33 | 显示全部楼层


jiangbing1975 发表于 2019-6-17 22:03
对被保护的器件,没有任何要求。即使使用工艺允许的最小尺寸,也不应该有问题。如果有问题,只能说明你的 ...


再请教一个问题,对高压管做GGMOS和core管做GGMOS,哪个触发ESD点低一些?
 楼主| 发表于 2019-6-22 21:18:39 | 显示全部楼层


hhlunar 发表于 2019-6-18 11:05
再请教一个问题,对高压管做GGMOS和core管做GGMOS,哪个触发ESD点低一些?


GGNMOS的开启电压一般等效为PN结的击穿电压。
高压器件由于离子注入浓度较低,造成PN结击穿电压更高,因此高压器件的GGNMOS应该具有更高的开启电压。

 楼主| 发表于 2019-6-22 21:21:04 | 显示全部楼层


hhlunar 发表于 2019-6-18 11:03
关键是只有这几个坏了,其他的都没坏,即使打的更高的ESD电压,其他的也不会坏
...


由于你描述的比较笼统,因此我无法case by case的做出分析。如果方便,请直接联系我。

发表于 2019-6-24 14:19:59 | 显示全部楼层


jiangbing1975 发表于 2019-6-22 21:18
GGNMOS的开启电压一般等效为PN结的击穿电压。
高压器件由于离子注入浓度较低,造成PN结击穿电压更高,因 ...


谢谢 分析的很有道理
发表于 2019-6-24 15:26:30 | 显示全部楼层


jiangbing1975 发表于 2019-6-22 21:18
GGNMOS的开启电压一般等效为PN结的击穿电压。
高压器件由于离子注入浓度较低,造成PN结击穿电压更高,因 ...


那回退点又跟什么参数有关呢,这个我不太理解,求指点
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