求助大神，altera时钟管脚分配

tianch · 发表于 2017-9-5 00:17:31

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由于pcb的原因，两路给FPGA的时钟布线在了一对时钟管脚的n端和p端上，FPGA需要这两个时钟均连接独立的pll,
使用p端时钟，编译正常，但是使用n端时钟，编译错误，不知有什么方法能解决，求助

574920045 · 发表于 2017-9-5 08:35:46

通常单端时钟是链接P端的！

ddxx · 发表于 2017-9-5 09:04:25

回复 1# tianch

这个主要是由Ａｌｔｅｒａ的时钟网络布线导致的，你可以将ｎ端用作一个普通的ＩＯ作为时钟输入。先将时钟经过模块：cyclonev_clkena，接入全局时钟网络，就可以接入ｐｌｌ了。

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