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查看: 1471|回复: 3

[求助] 求助:ISE EDK上的clock generator报错,不知道怎么解决

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发表于 2017-8-7 17:31:02 | 显示全部楼层 |阅读模式

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virtex 6的FPGA
报错内容是:INSTANCE: clock_generator_0, PORT: RST - Parameter C_EXT_RESET_HIGH is set to 0 while input reset port is connected to an ACTIVE_HIGH reset

clock generator的复位口是直接外接的

卡了很久不知道怎么解决

求大神指点,谢谢!
发表于 2017-8-8 11:10:27 | 显示全部楼层
查查外部复位电压值
 楼主| 发表于 2017-8-8 11:15:38 | 显示全部楼层
回复 2# 菜鸟要飞
这个外部复位信号我是作为顶层输入input的
 楼主| 发表于 2017-8-8 11:21:54 | 显示全部楼层
回复 2# 菜鸟要飞
还真是,初始电平选成了高电平!谢谢!
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