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查看: 3558|回复: 7

[求助] Verilog中关于if else语句的问题

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发表于 2017-7-31 17:51:56 | 显示全部楼层 |阅读模式

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假设一个always块中的情形是这样always@(posedge clk or negedge rstn)
    if(!rstn)


        A;
   else if(B)
         C;
   else if(D)
         E;

若条件B和条件D不是互斥的关系,即是两个不相关的条件。如果同时满足条件B和条件D,此时会不会发生竞争冒险?
if else 语句的执行是否有优先级?
看到参考书上是这样的,若B,D互斥,则综合成无优先级的。若B,D不互斥,则综合成有优先级的。
发表于 2017-7-31 19:31:39 | 显示全部楼层
我理解的if else if是有优先级的,也就是当B满足了之后,D就不会被判断了
 楼主| 发表于 2017-7-31 20:03:29 | 显示全部楼层
回复 2# 江山无限辉

我也是这样理解的,就是不知道实际电路中会不会发生竞争?
发表于 2017-7-31 21:42:24 | 显示全部楼层
以先後順序來看B滿足後D不執行
 楼主| 发表于 2017-7-31 21:45:04 | 显示全部楼层
回复 4# tezhi
        也就是说是有优先级控制的,是一个顺序执行的方式
发表于 2017-8-1 12:24:53 | 显示全部楼层
可以肯定的说不会
发表于 2017-8-1 23:16:40 | 显示全部楼层
不会的,我自己仿真过了,条件有优先级实现
发表于 2017-8-2 02:54:42 | 显示全部楼层
Thanks
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