D触发器描述

哈哈1234 · 发表于 2017-7-31 14:11:15

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大神们，如果电路中存在多个D触发器，该怎么用verilog描述啊？不知道该怎么定义D触发器的输出还是输入端口，哪个需要定义，哪个不需要定义，感觉总是很乱，

哈哈1234 · 发表于 2017-7-31 14:12:46

如这个有流水线16位加法器
回复 1# 哈哈1234

黑桃ACE · 发表于 2017-7-31 19:26:38

还是去看看数电书吧，基本的描述都有的，

my8310291 · 发表于 2017-8-1 11:17:05

reg a;
always @(posedge clk or negedge rst_n)
if(!rst_n) a <= 0;
else a <= input;
a 会综合成D触发器

哈哈1234 · 发表于 2017-8-7 20:04:27

回复 4# my8310291

如果是很多触发器，再用verilog描述岂不是要定义很多输入输出口

哈哈1234 · 发表于 2017-8-7 20:08:54

回复 3# 黑桃ACE

如果触发器太多，就怕描述麻烦

sureking · 发表于 2017-8-8 10:25:54

只要是时序逻辑，非阻塞赋值，综合出来就是D触发器

2740710202 · 发表于 2017-8-8 15:41:32

多看看书把

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