门控时钟的风险及改进

hxy110 · 发表于 2017-7-28 14:29:09

您需要登录才可以下载或查看，没有账号？注册

x

个人认为：风险：门控时钟是链接到触发器时钟端的时钟来自组合逻辑，凡是组合逻辑在布局布线之后肯定会产生毛刺，而如果采用这种有毛刺的信号来作为时钟使用的话，将会出现功能上的错误，同时还容易增加延时，引起时钟漂移，降低可测性；改进：用组合逻辑驱动CE端口，而不去动clk端口。
请教各位同行有无不同的看法

南宫恨 · 发表于 2017-7-28 15:01:04

回复 1# hxy110

用带latch的clock gating cell

hxy110 · 发表于 2017-7-28 15:31:20

回复 hxy110

用带latch的clock gating cell
南宫恨发表于 2017-7-28 15:01

登录/注册后可看大图

好的，谢谢

swary · 发表于 2017-7-31 10:42:43

一般都是直接调用ICG单元

huster · 发表于 2017-7-31 12:24:43

如果一定要用XILINX的芯片好像可以直接调用BUFGCE

capcomwf · 发表于 2017-8-7 10:52:02

The recommended way is to use BUFGCE for clock gating in Xilinx devices. Please check out Clock Gating for power saving at page number 26 in below UG:

http://www.xilinx.com/support/documentation/user_guides/ug190.pdf

[讨论] 门控时钟的风险及改进