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楼主: 单行路

[求助] 同步时钟和异步时钟

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发表于 2017-7-31 09:09:46 | 显示全部楼层



“不需要做异步时钟处理,只需要做好跨时钟域的约束”。用set_multipaths_cycle命令来做跨时钟与的约束?
发表于 2017-7-31 11:22:46 | 显示全部楼层
回复 11# 江山无限辉


    并不一定要set_multicycle_path,具体情况具体分析,跟你的逻辑设计有关系,有时候只需要建立generated clock关系不需要进一步添加约束,有时候需要set_multicycle,有时候可能set_max_delay合适,也可能clock group合适。约束是跟具体功能紧密相关的
发表于 2017-7-31 11:28:31 | 显示全部楼层
回复 12# eggcar

感谢回复。
发表于 2020-7-20 15:45:45 | 显示全部楼层
学习了
发表于 2020-12-31 17:02:31 | 显示全部楼层
学习了
发表于 2021-1-1 02:53:13 | 显示全部楼层
1.异步时钟。只要不是一个时钟源都是异步时钟,因为模拟电路本身因素很复杂,比如上电快慢,频率偏差都会导致相位的不确定性。
比如都是100M,有+/-100ppm的偏差,传一会儿数据都会现亚稳态导致数据采错。
2.同步时钟,前提是控制信号脉宽。比如100Mhz的2个周期的level可以看做是50Mhz的pulse,存在确定的相位关系。
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