在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4550|回复: 3

[求助] Vivado FIFO-generator如何生成verilog的IP代码

[复制链接]
发表于 2017-7-14 08:34:21 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
想在Vivado中使用fifo-generator生成一个FIFO,但是发现生成的IP接口是Vhdl的,但是工程中其他代码都是verilog的,请问如何生成Verilog的FIFO?谢谢!
发表于 2017-7-14 08:38:11 | 显示全部楼层
在ISE中,两种语言可以交叉例化,不知道VIVADO还可不可以,不过估计还可以。所以,你在其他verilog文件例化FIFO时,直接按例化verilog文件时例化就可以了。
 楼主| 发表于 2017-7-14 08:53:33 | 显示全部楼层
回复 2# 菜鸟要飞 嗯,感谢指导!
网上找到的资料也是说IP实例化模板(IP Instantiation Template)中给出的.veo文件进行例化,正在尝试。
发表于 2017-8-31 23:10:34 | 显示全部楼层
回复 1# jia1546

thanks for sharing
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 22:15 , Processed in 0.018696 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表