在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3231|回复: 1

[求助] latch的timing如何检查

[复制链接]
发表于 2017-7-12 22:45:46 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
design中有latch。因为历史原因,不能去除。

结果verification在gate simulation时,latch在worst case中出错,经过分析,是因为latch在RTL中,d和en同时失效,但因为rtl simulation使用0 delay,没有发现问题。解决的方法在latch的d pin前加delay cell.

但是,dc没有报latch有timing error. RTL中,latch的d pin是由HCLK经过组合逻辑产生的。我们没有对它加constraint,HCLK是clock port. 但是,为什么Primetime没有report这个是unconstraint point呢?是不是这个unconstraint point 只针对DFF?

现在决定加constraint, 否则靠gate simulation发现有点不放心。应该加什么constraint呢,en是不是要设置成generated clock?
发表于 2017-7-18 21:24:11 | 显示全部楼层
楼主画个简单的timing path图比较好说明问题。如果是constraint的问题,你可以用STA report timing,看你的timing path是不是你想要的
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 23:26 , Processed in 0.016579 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表