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[求助] 问两个dc综合的问题

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发表于 2017-5-25 00:06:55 | 显示全部楼层 |阅读模式

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1.  我加载了wire load model, Net Interconnect area: 80267 这个面积指的是metal的面积么,怎么会这么大,合理么?
2.   加载了wire load model后,能在report_timing里看到slack减小了,是因为dc分析时序时加入了rc delay么?但我看sdf文件里interconnect delay还是0,这是为什么?
3.   下面是 transition violation,我设置的是set_max_transition 1.6 [all_inputs], 但这个net不连input啊,dc怎么会约束net的max_transition为1呢?而且dc不是应该自动加buffer么?







  1. ****************************************
  2. Report : constraint
  3.         -all_violators
  4.         -verbose
  5. Design : risc_cpu
  6. Version: K-2015.06
  7. Date   : Wed May 24 23:43:48 2017
  8. ****************************************


  9.     Net: register/n10 (dont_touch)

  10.     max_transition         1.00
  11.   - Transition Time        1.48
  12.   ------------------------------
  13.     Slack                 -0.47  (VIOLATED)

  14.     List of pins on net "register/n10" with transition violations :
  15.    -----------------------------------------------------------------
  16.                              Required        Actual
  17.                             Transition     Transition       Slack
  18.    -----------------------------------------------------------------
  19.        PIN :   register/U15/A
  20.                                 1.00           1.47          -0.47  (VIOLATED)
  21.        PIN :   register/U19/A1N
  22.                                 1.00           1.47          -0.47  (VIOLATED)
  23.        PIN :   register/U28/A1N
  24.                                 1.00           1.47          -0.47  (VIOLATED)
  25.        PIN :   register/U29/A1N
  26.                                 1.00           1.47          -0.47  (VIOLATED)
  27.        PIN :   register/U30/A1N
  28.                                 1.00           1.47          -0.47  (VIOLATED)
  29.        PIN :   register/U31/A1N
  30.                                 1.00           1.47          -0.47  (VIOLATED)
  31.        PIN :   register/U32/A1N
  32.                                 1.00           1.47          -0.47  (VIOLATED)
  33.        PIN :   register/U33/A1N
  34.                                 1.00           1.47          -0.47  (VIOLATED)
  35.        PIN :   register/U34/A1N
  36.                                 1.00           1.47          -0.47  (VIOLATED)
  37.        PIN :   register/U12/Y
  38.                                 1.00           1.47          -0.47  (VIOLATED)

  39.     Design: risc_cpu

  40.     max_area               0.00
  41.   - Current Area       82651.29
  42.   ------------------------------
  43.     Slack              -82651.29  (VIOLATED)


  44. 1


复制代码
发表于 2017-5-26 08:56:52 | 显示全部楼层
1、DC综合使用zero wire load model就可以了,DC时不用考虑线延时,面积也只包含cell面积,具体可以通过report_area报告查看;PR后的带上RC参数的时序报告就是准确的时序,包含了线延时。
2、你的max transition只约束了input,其他的没有约束到,工具可能使用了默认值。set_max_transition X $TOP_DESIGN_NAME 可以把整个design都设置上,input的transition如果需要可以再单独设置
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