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[求助] 求大侠指导 XILINX A7系列 Failed Timing

[求助] 求大侠指导 XILINX A7系列 Failed Timing

该项目的目的是从相机取过来数据,  然后缓存到DDR3, 再在VGA上显示, 建了个MIG控制器, 但是在DDR3_top文件中将MIG控制器的app_rd_data信号传输给ddr3_top的输出信号也就是o_vga_data时报错  时序错误

  1.    //与VGA输出对接模块
  2.        input                      i_vga_addr,
  3.        output                     o_vga_data_valid, //vga读ddr数据
  4.        output  [255:0]            o_vga_data,
  5.       
  6.        output  [3:0]              state  //观察   
  7.     );  
  8.    
  9.            wire    [27:0]        app_addr;
  10.            wire    [2:0]         app_cmd;
  11.            wire                  app_en;
  12.            wire    [255:0]       app_wdf_data;
  13.            wire                  app_wdf_end;
  14.            wire                  app_wdf_wren;
  15.            wire    [31:0]        app_wdf_mask;
  16.            wire                  app_rd_data_valid;
  17.            wire    [255:0]       app_rd_data;
  18.            
  19.            assign o_vga_data = app_rd_data;
  20.            assign o_vga_data_valid = app_rd_data_valid;
复制代码
截图.png
截图0.png

不能沉了啊   求大侠指导

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